Bascules et logique séquentielle .pdf



Nom original: Bascules et logique séquentielle.pdf
Titre: Microsoft PowerPoint - M2-ISIC-séquentiel
Auteur: Daniel

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Bascules et logique séquentielle
Daniel Etiemble
de@lri.fr

Logique séquentielle
• Logique séquentielle
– Le système a des « états »
– Dans un système séquentiel
• Éléments de mémorisation
• Les sorties dépendent des états et des entrées
• Le nouvel état est fonction des entrées et de l’état précédent

– Systèmes synchrones
• Une horloge indique le moment où les éléments de mémorisation
acceptent les nouvelles valeurs et changent d’état

– Systèmes asynchrones
• Aucun indication sur le moment des changements d’état

M2 ISIC
2006-2007

Fondements des systèmes numériques
D. Etiemble

2

1

Eléments de mémorisation : bascules et registres
• Mémorisation d’un bit





Bistable
Bascule RS
Bascules transparentes : latch
Bascules opaques : D

• Registres
– Un registre est un ensemble de bascules la même
commande d’horloge
– Le registre a les mêmes propriétés que les bascules qui le
composent
• Transparence versus opacité
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Fondements des systèmes numériques
D. Etiemble

3

Le bistable
• Deux inverseurs en série
– Deux états possibles : mémorise un bit
– Ne peut changer d’état
"1"
"0"

“0"
“1"

Q
Q
M2 ISIC
2006-2007

Pour « écrire », il faut modifier le bistable
-Point mémoire SRAM
-Bascule RS
-Bascule Latch « CMOS »

Fondements des systèmes numériques
D. Etiemble

4

2

Bascule RS
• Deux types

0

0

– NAND
– NOR

x

• Fonctionnement RS NAND
– Etat interdit
– Mémorisation

R

Q

R

Q

S

INTERDIT
1
x

Q

1

Q

Q

Q
Nor

M2 ISIC
2006-2007

Q

Q

1
Nand

1

0

x

S

1

1

Mémorisation

Fondements des systèmes numériques
D. Etiemble

5

Bascule RS
• Deux types

0

– NAND
– NOR

• Fonctionnement RS NAND
– Ecriture d’une valeur

1

0

1
1

1
a)
0

S

Q

Q

1

0

1

Q

R
Nand
M2 ISIC
2006-2007

Q

S

b)
1

0

R

0

1

c)

1
0

1

1

0

1
d)

Nor
Fondements des systèmes numériques
D. Etiemble

6

3

Résumé sur la bascule RS
• Fonctionnement
– NAND
• Si R=S =1 , Etat mémoire
• Si R≠S, alors écriture Q=R
• R=S=0 INTERDIT

– NOR
• Si R=S =0 , Etat mémoire
• Si R≠S, alors écriture Q=S
• R=S=1 INTERDIT

• Remarque
– Les entrées R et S sont à la fois des entrées de type « état » et de type
« temps »
– On sépare « état » et « temps » avec des bascules latch
• Entrée d’état : D
• Entrée d’horloge : C
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7

Le latch “CMOS”
• Utilise les interrupteurs (portes de
transmission) pour

"1"
"0"

– Réaliser la contre réaction
(mémorisation)
– Couper la contre réaction pour
charger une nouvelle valeur

• Fonctionnement

LD
\LD

– LD = 1 alors Z = A
– LD = 0 alors Z = Z
– Transparence lorsque LD=1

\LD

A

Z
LD

“mémorisation”
"donnée"

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“écriture"

Fondements des systèmes numériques
D. Etiemble

“valeur mémorisée”"

8

4

Bascule latch NAND ou NOR
S

D
D
(Etat)

Q

Q

Bascule
latch

Q

R

(commande)
C

D

C=0

1

0

C

S
Q

D

C=1

Q

D R

1

Q

Ecriture

Mémorisation
M2 ISIC
2006-2007

D S

1

Q

1 R

0

Q

Fondements des systèmes numériques
D. Etiemble

9

Registres
Di

Dn-1
C

.........

.........

Qn-1

Qi

Q0

D

n
Registre

C
n

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D0

Q

Fondements des systèmes numériques
D. Etiemble

10

5

Bascules, registres latch et transparence
Q0

D0

D1

Q1

D2

Registre à décalage
Di+1 = Qi
Lorsque C = 1, Qi=Di

Q2

Lorsque C = 1 alors
Qi+1 = Qi pour tout i

C

Liaison

D

D=Q
Lorsque C = 1, Q=D

Q

Bascule
latch

!

Lorsque C = 1 alors Q = Q

Q

Nécessité de bascules NON transparentes
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C

Fondements des systèmes numériques
D. Etiemble

11

Bascule D maître-esclave
• Bascules opaques
– Maître esclave

D

C2

C1

D

Bascule
latch

Qs

Bascule
latch

C2

C1

C

C=C

Qm

Bascule
latch

Qm

Bascule
latch

Qs

C=C

C

C

Qm

D

Qs

C

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Fondements des systèmes numériques
D. Etiemble

Qs

Qm

C

NAND

NOR

12

6

Bascules D à commande par flanc
• Bascules opaques
– Bascule D à commande par
flanc

D
Q

• 6 portes NAND (sensible au
front montant de l’horloge)
• 6 portes NOR (sensible au
front descendant de
l’horloge)

Q

– Sur transition d’horloge,
l’entrée D est recopié vers Q
et mémorisée

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C

Fondements des systèmes numériques
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13

Bascule D à 6 portes NAND
D=0

Verrouillage

1

0

1

Q=1

D varie

1

1
1

0

Q=1
1

1

Q=0
1
1

1

C=1
Ecriture d’un 0

D=1

0

1

1

1

0

Q=0
1

C=1
Verrouillage après écriture d’un 0

0

D

D varie

1

1

1

1

Q=0

Q=0
0

0
D varie

0
0

1

1

C=1
Ecriture d’un 1
M2 ISIC
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Q=1
0

1

0
0

1

Q=1
0

C=1
Verrouillage après écriture d’un 1
Fondements des systèmes numériques
D. Etiemble

14

7

Temps d’établissement- temps de maintien
tsu

Horloge

th

Entrée

Temps d’établissement (Tsu)

Horloge

IlIlyyaaune
unefenêtre
fenêtre
temporelle
temporelle
de
depart
partet
etd’autre
d’autrede
de
la
la transition
transition d’horloge
d’horloge
pendant
pendant laquelle
laquelle
l’entrée
l’entréedoit
doitrester
rester
stable
stable
M2 ISIC
2006-2007

Temps minimum avant l’arrivée de
l’horloge pendant lequel l’entrée doit être stable

Temps de maintien (Th)
Temps minimum après l’arrivée de
l’horloge pendant lequel l’entrée doit rester stable

Fondements des systèmes numériques
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15

Registre à décalage avec bascules D
Q0

D0=1

Q1

D1
Bascule D

Bascule D
C

tsu
C

C

tsu

Tc
th
tpd

th
Q0 = D1
tpd
Q1

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16

8

Application des registres à décalage
Sorties parallèles

Entrées parallèles
Transmission série

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17

Principe fondamental de la logique synchrone
Q0

D0
Bascule D

C tpdbasc

Logique
combinatoire

Q1

D1
Bascule D

tsu

tpdcomb

C

Tc

Fmax =
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1

Tcmin

=

1

t pd ( bascule) + t pd ( combinatoire) + t su
Fondements des systèmes numériques
D. Etiemble

18

9

Utilisation de la bascule D
D

Q
Bascule D

ETAT
FUTUR

ETAT
PRESENT

C
• Automate





Etat futur = fonction (Etat présent, Entrées)
Etat futur = entrées des bascules D (du registre D)
Etat présent = sorties des bascules D
Transition d’horloge = passage d’un état à l’état suivant

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Fondements des systèmes numériques
D. Etiemble

19

Autres bascules : bascule T
T

Bascule T

(Etat)

T

Qp

Qf

Qp

Qf

T

Q

0

0

0

0

0

0

Q

0

1

1

0

1

1

0

1

1

0

(commande)
C

0

1

1

1

0

1

Q

Bascule D

T

1

1

C
(bascule D)

Q T

Q
C

C

Asynchrone
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Q

Bascule D

Synchrone
Fondements des systèmes numériques
D. Etiemble

20

10

Autres bascules : bascule JK
J
K

Q

Bascule JK

Q

C

J

K

Qf

Qp

Qf

J

K

0

0

Qp

0

0

0

Φ

1

1

Φ

0

1

0

0

1

0

1

1

0

Φ

1

1

1

┐Qp

1

1

Φ

0

K
D Q
J

C Q

J-K avec bascule D
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Fondements des systèmes numériques
D. Etiemble

21

Automates synchrones
MOORE

ENTREES

PARTIE
COMBINA
TOIRE

REGIS
TRE D
EF

EP

PARTIE
COMBINA SORTIES
TOIRE

C

EF = f (EP, Entrées)
Sorties = g (EP)

M2 ISIC
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Fondements des systèmes numériques
D. Etiemble

22

11

Automates synchrones
MEALY

ENTREES

PARTIE
COMBINA
TOIRE

EF

REGIS
TRE D

EP

PARTIE
COMBINA SORTIES
TOIRE

C

EF = k (EP, Entrées)
Sorties = h (EP, Entrées)
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Fondements des systèmes numériques
D. Etiemble

23

Méthode de synthèse d’automates synchrones
• Méthode générale





Graphe de transition
Table de transition
Codage des états et table de transition codée
Implantation avec registre D et logique combinatoire

• Méthodes plus spécifiques
– Certaines implémentation sont plus efficaces en utilisant
des opérateurs particuliers
• Registres à décalages
• Compteurs
• etc
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D. Etiemble

24

12

Les compteurs
• Un compteur est un
automate sans entrées.

Naturel

EP EF

0
11

3

2

0

1

1

2

2

3

3

0

XOR
Bascule D

Bascule D

D1

Q0

Pire

N

Q1

Q0

Q1

Q0

Q1

Q0

0

0

0

0

0

0

0

1

0

1

0

1

1

1

2

1

0

1

1

0

1

3

1

1

1

0

1

0

Q1

Q0

Gray

Q0

D0
Bascule D

Q1

D1

Q1
Bascule D
Q1

C

C

M2 ISIC
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Fondements des systèmes numériques
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25

Compteurs modulo 2n
Compteur par 8
N

Q2

Q1

Q0

D2

D1

D0

0

0

0

0

0

0

1

1

0

0

1

0

1

0

2

0

1

0

0

1

1

3

0

1

1

1

0

0

4

1

0

0

1

0

1

5

1

0

1

1

1

0

6

1

1

0

1

1

1

7

1

1

1

0

0

0

M2 ISIC
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D0 = Q0 = 1 ⊕ Q0
D1 = Q1 ⊕ Q0
D2 = Q2 ⊕ (Q1Q0 )

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Relation de récurrence

26

13

Implementation du compteur par 8
Q2
0
0
0
0
1
1
1
1

Q1
0
0
1
1
0
0
1
1

D2

Q0
0
1
0
1
0
1
0
1

D3
0
0
0
1
1
1
1
0

0

0

Q2
1 1

Q0 0

1

0

1

D2
0
1
1
0
0
1
1
0

D0
1
0
1
0
1
0
1
0

D0 <= Q0’
D1 <= Q0Q1’ + Q0’Q1
<= Q0 xor Q1
D2 <= Q0Q1Q2’ + Q0’Q2 + Q1’Q2
<= (Q0Q1)Q2’ + (Q0’ + Q1’)Q2
<= (Q0Q1)Q2’ + (Q0Q1)’Q2
<= (Q0Q1) xor Q2

D1
0

1

Q2
1 0

Q0 1

0

0

Q1

D0

1

1

1

1

Q2
1

Q0 0

0

0

0

Q1

Q1

M2 ISIC
2006-2007

Fondements des systèmes numériques
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27

Compteurs avec mise à zéro (méthode générale)
Exemple : compteur par 4 avec RAZ
Si RAZ=1 alors EF = 0 pour tout EP
Si RAZ=0 alors EF = (EP+1) mod 4
RAZ=0

RAZ=1

EP

EF

EF

0

1

0

1

2

0

2

3

0

3

0

0

EP

Entrée
RAZ

Q1

EF

Q0

D1

D0

0

0

0

0

1

0

0

1

1

0

0

1

0

1

1

0

1

1

0

0

1

0

0

0

0

1

0

1

0

0

1

1

0

0

0

1

1

1

0

0

D0 = RAZ .Q0
D1 = RAZ .(Q1 ⊕ Q0 )

M2 ISIC
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Fondements des systèmes numériques
D. Etiemble

28

14

Compteur 2n avec chargement
Pn-1

Compteur
Modulo
2n

C

Qn-1

Si compteur/chargement = 1 alors compteur
Si compteur/chargement = 0 alors chargement :
les sorties Qi recoivent la valeur des entrées Pi

P0

Compteur/
chargement

Bascule i
Q
D

Q0
0

1

Ch/Cpt

RAZ = Chargement avec 000….000
Pi

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Di (compteur)

Fondements des systèmes numériques
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29

Compteur par 10 avec un compteur par 16
• Fonctionnement
– De 0 à 9, compteur
– Lorsque 9, chargement de 0
0 0 0 0

C

Compteur
Modulo
16

Ch/Cpt

Q3 Q2 Q1 Q0
M2 ISIC
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Fondements des systèmes numériques
D. Etiemble

30

15

Synthèse d’automate

X

Reconnaissance
de séquence

Z=1 si sur les 5 coups d’horloge précédent,
les valeurs de x étaient 10101, avec recouvrement
possible

Z

C

0

0
RAZ

1

0

A/0

B/0

0

1

1

0

C/0

1

D/0

E/0

0
F/1

1
1

Graphe de transition
M2 ISIC
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Fondements des systèmes numériques
D. Etiemble

31

Reconnaissance de séquence
ETAT
PRÉSENT

N

X

Q2

Q1

Q0

D2

D1

D0

Z

0

0

0

0

0

0

0

0

0

1

0

0

0

1

0

0

0

0

B

3

0

0

1

1

0

0

0

0

B

4

0

1

0

0

0

0

1

0

D

5

0

1

0

1

0

1

1

0

7

0

1

1

1

0

1

1

1

8

1

0

0

0

1

0

0

0

ETAT
FUTUR
X=0

ETAT
FUTUR
X=1

A

A

B

C

C

A

D

E

B

E

A

F

9

1

0

1

1

1

0

1

0

F

E

B

11

1

0

1

1

1

1

1

0

12

1

1

0

0

1

0

0

0

13

1

1

0

1

1

0

0

0

15

1

1

1

1

1

0

0

1

D0 = = ∑m (4,5,7) avec d = (2,6,10,14)
D1 = ∑m (5,7,11) avec d = (2,6,10,14)

D0 = Q2 X + Q2Q0 X

D2 = X

D1 = Q2Q0 X + Q2Q1 X

z =Q 2 .Q1.Q0

M2 ISIC
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Fondements des systèmes numériques
D. Etiemble

32

16

Reconnaissance de séquence (registre à décalage)
Z

Q0
X

D Q

Q3

Q1
DQ

D Q Q2

DQ

Q4
DQ

CLK

M2 ISIC
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Fondements des systèmes numériques
D. Etiemble

33

Moore versus Mealy
‰ Moore

sorties

Logique sortie

- Sorties fonction de l’EP
Logique EF

- Les sorties changent de
Entrées
manière synchrone avec
le changement d’état

EF

EP
Registre
Logique
sortie

Entrées
Logique
EF

Sorties
Clk

M2 ISIC
2006-2007

Fondements des systèmes numériques
D. Etiemble

34

17

Moore versus Mealy
‰ Mealy
- Les sorties dépendent
de l’état et des entrées Entrées
- Un changement en
entrée provoque un
changement immédiat
en sortie
- Signaux asynchrones

Entrées

Logique
Sorties et
EF

Sorties

Logique sorties

EF

Logique EF
EP

Sorties

EP
Registre

Clk

M2 ISIC
2006-2007

Fondements des systèmes numériques
D. Etiemble

35

Moore/Mealy (détecteur parité impaire)

Z

X

Mealy

Moore

Reset
Reset
0

Impair/1

Pair/0

0

Impair

Pair

0/0

0/1

1/0

1
X

EP

EF

Z

X

EP

EF

Z

0

P

P

0

0

P

P

0

0

I

I

1

0

I

I

1

1

P

I

0

1

P

I

1

1

I

P

1

1

I

P

0

D = X⊕Q
Z=Q
M2 ISIC
2006-2007

1/1

1

Fondements des systèmes numériques
D. Etiemble

D = X⊕Q
Z = D=X⊕Q

36

18

Moore/Mealy (détecteur parité impaire)
Z

EF

X

Z

D Q

X

EP

RQ

CLK

EF

D Q

EP

RQ

CLK
Mealy

Moore

M2 ISIC
2006-2007

Fondements des systèmes numériques
D. Etiemble

37

Moore/Mealy (détecteur de la séquence 01)
•Reconnaissance de la séquence 01
1
0
0

1

B/0

A/0

1/1

1/0
A

C/1

B
0/0

0
1

Moore

M2 ISIC
2006-2007

Mealy

X

EP

EF

Z

0

A

B

0

0

B

B

0

C

1

0/0

X

EP

EF

Z

0

0

A

B

0

B

1

0

B

B

0

A

A

0

1

A

A

0

1

B

C

0

1

C

A

1

1

B

A

1

Fondements des systèmes numériques
D. Etiemble

38

19

Moore/Mealy (détecteur de la séquence 01)
X

Q1

Q0

D1

D0

Z

0

0

0

0

1

0

0

0

1

0

1

0

0

1

1

0

1

1

1

0

0

0

0

1

0

1

1

1

1

1

0

X

Q

F

Z

0

0

1

0

0

1

1

0

0

1

0

0

0

1

0

1

1

0

1

0

1

D0 = X

D=X

D1 = X .Q0

Z = X .Q

Z = Q1.Q0
M2 ISIC
2006-2007

Fondements des systèmes numériques
D. Etiemble

39

Moore/Mealy (détecteur de la séquence 01)
Moore

D Q Q1
Q
X

D Q
CLK

Mealy
Z

Z

Q0 CLK

X

Q
Sortie
Mealy

Sortie
Moore

D0 = X

CLK

Q

D=X

D1 = X .Q0

Z = X .Q

Z = Q1.Q0
M2 ISIC
2006-2007

D Q

Fondements des systèmes numériques
D. Etiemble

40

20

Exemple : contrôleur de feux







Croisement entre une grande route et un
petit chemin
Quand il n’y a pas d’automobile sur le
chemin, le feu reste vert sur la grande route
S’il y a une auto sur le chemin, au bout
d’un certain temps, le feu passe à l’orange
puis au rouge sur la grande route, ce qui le
fait passer au vert sur le chemin. Le feu sur
le chemin ne reste au vert qu’aussi
longtemps qu’il y a une auto, mais jamais
plus longtemps qu’un temps prédéfini.
Même si des autos attendent sur le chemin,
la grande route obtient le feu vert au moins
pour un intervalle de temps.
On suppose qu’il y a un “timer” qui génère
une petit intervalle de temps (TC) et un
grand intervalle (TL) en réponse à un
signal de démarrage. TC est utilisé pour la
durée du feu orange et TL pour la durée
maximale du feu vert sur le chemin.
M2 ISIC
2006-2007

Chemin
A

FR

FC

Grande route

Grande route
FR

FC
A

Chemin

Fondements des systèmes numériques
D. Etiemble

41

Exemple du contrôleur de feux

M2 ISIC
2006-2007

Entrées
RAZ
A
TC
TL

Description
Etat initial
Automobile sur le chemin
L’intervalle de temps court est terminé
L’intervalle de temps long est terminé

Sorties
FRR,FRO,FRV
FCV, FCO, FCR
DI

Description
Feux route rouge, orange, vert
Feux chemin vert, orange, rouge
Démarrage d’un intervalle de temps

Etats
RV
RO
CV
CO

Description
Route vert (chemin rouge)
Route orange (chemin rouge)
Chemin vert (route rouge)
Chemin orange (route rouge)
Fondements des systèmes numériques
D. Etiemble

42

21

Contrôleur feux (graphe des états)
A.TL

A.TL/DI

RV

TC/DI TC
CO

RO
TC/DI
TC

CV

(A +TL)/DI

A.TL
M2 ISIC
2006-2007

Fondements des systèmes numériques
D. Etiemble

43

Contrôleur feux (Diagramme de transition)
Etat

Entrées

Etat futur

Feux route Feux
chemin

RAZ
Compteur

RV

A=0

RV

V

R

Oui

A.TL=0

RV

V

R

Non

A.TL=1

RO

V

R

Oui

TC=0

RO

O

R

Oui

TC=1

CV

O

R

Non

A=0

CO

R

V

Oui

A.TL=0

CV

R

V

Non

A.TL=1

CO

R

V

Oui

TC=0

CO

R

V

Non

TC=1

RV

R

V

Oui

RO
CV

CO

M2 ISIC
2006-2007

Fondements des systèmes numériques
D. Etiemble

44

22

Limites de l’approche synchrone
-Des circuits totalement synchrones ne sont pas possible pour de très gros
systèmes à cause des dispersions d’horloge
-On partitionne le système en composants avec des horloges locales
- Ces composants communiquent via des protocoles indépendants des horloges.

Signaux de
communication
Sous
Sous
système
système
synchrone
synchrone

Signaux requête/accusé

Requête
S2

S1
Requête
Client
Maître
M2 ISIC
2006-2007

Flot de données

Serveur
esclave

Accusé
Fondements des systèmes numériques
D. Etiemble

45

Transferts synchrones
Req
Data
Ack
Clk
Requête de lecture du maître. L’esclave fournit les données et l’accusé en retour

Req
Data
Wait
Clk
Autre schéma synchrone : l’esclave émet un signal WAIT s’il ne peut répondre
en 1 cycle d’horloge
M2 ISIC
2006-2007

Fondements des systèmes numériques
D. Etiemble

46

23

Transfert asynchrone
L’information est transmise par le niveau des signaux plutôt
que par les transitions. Pas de signal d’horloge
Protocole en 4 étapes
Req
Data
Ack

(1) Le maitre émet une
requête que l’esclave
traite
(2) l’esclave émet un
accusé quand il a fini
M2 ISIC
2006-2007

(3) Le maître accuse réception
des données en retirant la
requête
(4) l’esclave retire l’accusé

Fondements des systèmes numériques
D. Etiemble

47

Les mémoires RAM
• Mémoires statiques (SRAM)
• Mémoires dynamiques (DRAM)

M2 ISIC
2006-2007

Fondements des systèmes numériques
D. Etiemble

48

24

Point mémoire SRAM
Q

Bistable

Q

Q

Q

LM
LB

LB

Q

M2 ISIC
2006-2007

LM = 0 Mémorisation
LM = 1 Lecture
LM = 1et LB/LB fixés
Ecriture

Q

Fondements des systèmes numériques
D. Etiemble

49

RAM statique
SélectionMoti

Data j

Dataj

Cellule SRAM

Mots = lignes

Cellule SRAM

Cellule SRAM

Colonnes = Bits (codage 1 sur 2)

M2 ISIC
2006-2007

Fondements des systèmes numériques
D. Etiemble

50

25

Principe SRAM 16 x 1 bit

A0
A1

Décodeur
lignes

LM0
0,0

0,1

0,2

0,3

1,0

1,1

1,2

1,3

2,0

2,1

2,2

2,3

LM1
LM2
LM3
3,0

LB 0

LC 0

3,1

LB 0

LB 1

3,2

LC 1

LB 1

LB 2

LC2

3,3

LB 2

LB 3

LC 3

LB 3

A3

Décodeur
colonnes

LB
A2

Lecture/
Ecriture
Din

M2 ISIC
2006-2007

Fondements des systèmes numériques
D. Etiemble

Dout
51

Exemple SRAM 4 Ko (1K x4)
Sélection
ligne

Sélection
colonne

A9
A8
A7
A6
A5
A4
A3
A2
A1
A0

Buffers
adresse

Matrice
Storagede
Array
cellules

Décodeur
lignes

64 x 16 64 x 16 64 x 16 64 x 16

Buffers
adresse

Amplis de lecture

Amplificateurs &
Mux/Demux

Décodeur
colonnes

CS
WE

Buffers données

I/O0
M2 ISIC
2006-2007

Réseau
Carré
64 x 64

I/O1

I/O2

Fondements des systèmes numériques
D. Etiemble

I/O3
52

26

Timing SRAM
WE

Timing simplifié Lecture
CS
Address

Valid Address
Access T ime
Data Out

Data Out

Timing simplifié Ecriture

WE
CS
Memory Cycle Time

M2 ISIC
2006-2007

Address

Valid Address

Data In

Input Data

Fondements des systèmes numériques
D. Etiemble

53

Point mémoire DRAM
Ligne mot

Chargement : transistor « passant »
Mémorisation : transistor « bloqué »
- Décharge lente
- Rafraîchissement
Lecture destructive
Lecture – écriture pour chaque lecture

Ligne bit
V
V/2

Roff

Ron

S(t)

E(t)
tV/2
M2 ISIC
2006-2007

Fondements des systèmes numériques
D. Etiemble

54

27

Organisation Mémoire DRAM

Ligne référence (cellules 32 à 63)
Cref

Ligne 0

• Lecture différentielle

Ligne 1

– Cmémoire << Cfil

Ligne 31
+5V

C31
Sortie
du décodeur
colonne

Bus donnée
Lecture/Ecriture
vrai

Ampli
de lecture

C32
Ligne 32

Bus donnée
Lecture/Ecriture
complémenté
+5V

Ligne 33
Ligne 63
Cref
Ligne référence (cellules 0 à 31)
M2 ISIC
2006-2007

Fondements des systèmes numériques
D. Etiemble

55

Capacité mémoires DRAM
• Par boîtier DRAM
size

1000000000

100000000

10000000

1000000

100000

10000

1000
1970

1975

1980

1985

1990

1995

2000

année
1980
1983
1986
1989
1992
1995
2002

taille
64 Ko
256 Ko
1 Mo
4 Mo
16 Mo
64Mo
512Mo

temps cycle
250 ns
220 ns
190 ns
165 ns
145 ns
100 ns
60 ns

Year

M2 ISIC
2006-2007

Fondements des systèmes numériques
D. Etiemble

56

28

Exemple DRAM : 4 M x 1 bit
Write
De

ET
Registre
entrée (4)

CAS
Générateur
Horloge
n° 2

Registre
Sortie (4)

Registre
Adresse
colonne (11)

A0

Ds

RAS

11
DECODEUR
COLONNE

Contrôleur
Rafraîchissement

CAS

A0-A10

AMPLIFICATEUR
LECTURE

11

Adresse
colonne

Adresse
ligne

Adresse
ligne

WE

2048

Compteur
Rafraîchissement (11)

Donnée sortie

11
Registre
Adresse
ligne (11)

A10

RAS

DECODEUR LIGNE

Ds

Haute impédance

Etat haut ou bas

2048

RÉSEAU
MÉMOIRE

Générateur
Horloge
n° 1

M2 ISIC
2006-2007

Fondements des systèmes numériques
D. Etiemble

57

Amélioration DRAM : mode « nibble »
• Lecture de plusieurs bits successifs
– RAS suivi de plusieurs CAS
RAS

CAS
Ligne Colonne
Adresse

WE
Donnée sortie
Ds

Donnée sortie

Donnée sortie

Haute impédance

Etat haut ou bas

M2 ISIC
2006-2007

Fondements des systèmes numériques
D. Etiemble

58

29

DRAMs asynchrones et synchrones
RAS

CAS

Adresse

Adresse
ligne

Adresse
colonne

Donnée

N

N+1

N+2

N+3

Temps d’accès

CONTROLE ASYNCHRONE
Horloge

RAS

SDRAM

CAS

Adresse

Adresse
ligne

Adresse
colonne

Donnée

N

N+1

N+2

N+3

Latence CAS
Latence RAS (6 cycles)

M2 ISIC
2006-2007

CONTROLE SYNCHRONE

Fondements des systèmes numériques
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59

30




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