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IUT d’Evry
Département GEII
Année scolaire 2011/2012

Examen de logique sequentielle et de VHDL
Documents non autorisés

Exercice 1 -

Bascule D

(5 points)

Soit le schéma structurel suivant :

1. Donner le rôle des broches PRE et CLR.
(1pt)
Sur quel niveau sont elles actives ?
(0.5pt)
2. Supposant que les 3 sorties Q1, Q2 et Q3 sont initiallement à l’état bas (0 logique),
compléter les chronogrammes du document réponse numéro 1.
(1.5pts)
3. Proposer un schéma logique permettant la réalisation du signal S.

Exercice 2 -

Composant 74LS193

(2pts)

(5.5 points)

1. Quelle est la fonction de ce composant ?

(0.5pt)

2. Quel est le rôle de la broche CLEAR ?
Est elle synchrone ?
(0.5pt)
3. Quel est le rôle de la broche LOAD ?
Est elle synchrone ?
(0.5pt)
4. Quel est le rôle des broches COUNT UP et COUNT DOWN ?

(0.5pt)

5. Complétez les chronogrammes du document réponse numéro 2 sachant que les valeurs des
entrées de chargement sont DATA A = DATA C = 1 et DATA B = DATA D = 0, et l’entrée
CLEAR = 0.
Précisez le contenu du compteur pour chaque période du signal d’horloge.
(2.5pts)
6. Quel est le rôle des broches CARRY et BORROW ?

(0.5pt)

7. Donner un exemple sur l’utilité d’une des broches CARRY ou BORROW.

1

(0.5pt)

Exercice 3 -

VHDL

(10 points)

1. Completez (sur le document réponse numéro 3) le programme ci-dessous pour décrire
l’architecture matériel d’un codeur permettant de passer du code gray au code binaire
naturel.
(3pts)
La table de vérité du codeur est la suivante :
Code GRAY
X2 X1 X0
0
0
0
0
0
1
0
1
1
0
1
0
1
1
0
1
1
1
1
0
1
1
0
0

Code Binaire
Y2 Y1 Y0
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity codeur is port
(X: in std_logic_vector(2 downto 0);
Y: out std_logic_vector(2 downto 0));
end codeur;
architecture behavioral of codeur is
begin
.
.
.
.

Partie à compléter

end behavioral;

2. On veut coder en VHDL une bascule JK. Les états de J et K qui entraı̂nent un changement
de la sortie Q, à chaque front actif, sont :
– K = 1, J = 0 : mise à zéro de Q
– K = 0, J = 1 : mise à un de Q
– K = J = 0 : mémorisation de Q
– K = J = 1 : basculement de l’état de la sortie Q (diviseur par 2)

Pour cela, compléter le programme VHDL ci-dessous (sur le document réponse numéro
4).
(3pts)
2

(a)

(b)

Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_unsigned.all;
entity BASCULEJK is
port (
CLK,J,K : in std_logic;
Q, Qbar : out std_logic);
end BASCULEJK;
architecture DESCRIPTION of BASCULEJK is
begin
signal output : std_logic;
process (CLK)
Begin
if (CLK’event and CLK = ’1’) then
.
.
.
.

Partie à compléter

end if;
end;
end DESCRIPTION;

3. Proposez un programme VHDL permettant de coder une bascule D synchrone avec un
SET synchrone et un RESET asychrones.
(3.5pts)
Pas besoin de déclarer les bibliothèques. L’entité et l’architecture suffisent.

3

Exercice 4 -

QCM - VHDL

(±1.5 points)

Principe de notation de la partie QCM :
Réponse OK→ + 0.5pt,
Réponse pas OK→ – 0.5pt,
Pas de réponse→ 0pt
1. L’entité d’une structure VHDL permet de définir
⃝ le type de description du composant
⃝ les paramètres d’entrée/sortie du composant
⃝ les librairies utilisables par le composant
2. Si l’on définit un début de processus par pipo: process(reset, clock) alors
⃝ le process pipo sera activé sur les fronts simultanés de clock et de reset
⃝ le process pipo sera activé uniquement sur les fronts du signal clock
⃝ le process pipo réalisera un reset quand reset passe à 0
⃝ le process pipo sera acitvé sur les fronts de clock ou de reset
3. On désire réaliser une bascule qui sera synchrone sur une horloge clock, et qui aura un
set synchrone et un reset asynchrone :
La déclaration du process correspondant à cette bascule sera :
⃝ bascule: process(reset, clock)
⃝ bascule: process(set,reset, clock)
⃝ bascule: process(clock)
⃝ bascule: process(set, clock)
⃝ bascule: process(set, reset)

4

Document réponse 3
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity codeur is port
(X: in std_logic_vector(2 downto 0);
Y: out std_logic_vector(2 downto 0));
end codeur;
architecture behavioral of codeur is
begin
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
end behavioral;

5

Document réponse 4
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_unsigned.all;
entity BASCULEJK is
port (
CLK,J,K : in std_logic;
Q, Qbar : out std_logic);
end BASCULEJK;
architecture DESCRIPTION of BASCULEJK is
begin
signal output : std_logic;
process (CLK)
Begin
if (CLK’event and CLK = ’1’) then
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
..................................................
end if;
end process;
end DESCRIPTION;

6

Document réponse 1

CLK
Q1

Q2

Q3

S

Document réponse 2

CLK
CLK

LOAD
QA
QB
QC
QD

Revised March 2000

DM74LS193
Synchronous 4-Bit Binary Counter with Dual Clock
General Description
The DM74LS193 circuit is a synchronous up/down 4-bit
binary counter. Synchronous operation is provided by having all flip-flops clocked simultaneously, so that the outputs
change together when so instructed by the steering logic.
This mode of operation eliminates the output counting
spikes normally associated with asynchronous (rippleclock) counters.
The outputs of the four master-slave flip-flops are triggered
by a LOW-to-HIGH level transition of either count (clock)
input. The direction of counting is determined by which
count input is pulsed while the other count input is held
HIGH.
The counter is fully programmable; that is, each output may
be preset to either level by entering the desired data at the
inputs while the load input is LOW. The output will change
independently of the count pulses. This feature allows the
counters to be used as modulo-N dividers by simply modifying the count length with the preset inputs.
A clear input has been provided which, when taken to a
high level, forces all outputs to the low level; independent

of the count and load inputs. The clear, count, and load
inputs are buffered to lower the drive requirements of clock
drivers, etc., required for long words.
These counters were designed to be cascaded without the
need for external circuitry. Both borrow and carry outputs
are available to cascade both the up and down counting
functions. The borrow output produces a pulse equal in
width to the count down input when the counter underflows.
Similarly, the carry output produces a pulse equal in width
to the count down input when an overflow condition exists.
The counters can then be easily cascaded by feeding the
borrow and carry outputs to the count down and count up
inputs respectively of the succeeding counter.

Features
■ Fully independent clear input
■ Synchronous operation
■ Cascading circuitry provided internally
■ Individual preset each flip-flop

Ordering Code:
Package Number

Package Description

DM74LS193M

Order Number

M16A

16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150” Narrow Body

DM74LS193N

N16E

16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300” Wide

Connection Diagram

© 2000 Fairchild Semiconductor Corporation

DS006406

www.fairchildsemi.com

DM74LS193 Synchronous 4-Bit Binary Counter with Dual Clock

September 1986

DM74LS193

Timing Diagram

Note A: Clear overrides load, data, and count inputs
Note B: When counting up, count-down input must be HIGH; when counting down, count-up input must be HIGH.

3

www.fairchildsemi.com




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