NFA004 Partiel 2012 Corrige

Institut des Sciences
Appliquées et Économiques

Date: 7 mai 2012– Durée: 2h00
Examen partiel – 2nd semestre
2011– 2012

ISAE – Cnam Liban

Centre du Liban Associé au CNAM de Paris

Sujet coordonné par: Dr. Bilal Hussein
Proposé pour les centres d’enseignement de:
Beyrouth – Baalbek – Tripoli – Bickfaya
Langue de l’examen : Français

Examen Partiel (Barème et Solution)
Architecture des Ordinateurs– NFA004

Documents non autorisés

Question 1: (1pt)
Donner une hiérarchie mémoire représentant les différents niveaux de mémoire de la plus
grande taille vers la plus petite taille.
Mémoire de masse  Mémoire centrale mémoire cache registre (1 pt)
Question 2: (1pt)
Quel est le rôle de chacun des composants suivants :
- CMOS
- BIOS
CMOS : contient la configuration matérielle et maintient l’heure de la machine. ( ½ pt)
BIOS : contient le programme du démarrage de la machine (ROM). ( ½ pt)
Question 3: (1.5 pts)
Convertir :
(29AF)16=( ?)8
0010 1001 1010 1111  010 100 110 101 111  (24657)8 ( ½ pt)
(253)10=( ?)16  (FD)16 ( ½ pt)
256

16

1

0

F

D

(01010110)2=( ?)16
0101 0110  (56)16 ( ½ pt)
Question 4: (1 pt)
Donner le correspondant binaire en complément à 2 du nombre -167 représenté sur 16 bits.
167  00000000 1 0 1 0 0 1 1 1
11111111 0 1 0 1 1 0 0 0
+

259  00000001 0 0 0 0 0 0 1 1

1

11111110 1 1 1 1 1 1 0 0

11111111 0 1 0 1 1 0 0 1

+

Méthode ( ½ pt) résultat ( ½ pt)

1
11111110 1 1 1 1 1 1 0 1

Méthode ( ½ pt) résultat ( ½ pt)

Architecture des Ordinateurs – NFA004 – 2nd semestre – Examen partiel 2012

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Question 5: (2 pts)
Calculer la valeur décimale du nombre flottant 1F9E2000 représenté en IEEE 754 simple
précision
 0001 1111 1001 1110 0010 0000 0000 0000 M

1F9E2000

( ½ pt)

S=0 (+) ( ¼ pt)
C’=C+127 = 63  C=C’-127=63-127=-64 ( ½ pt)
M=1,00111100010 x 20  Déplacement de la virgule  1001111000,1 x 2-9 ( ¼ pt)
M= 512+64+32+16+8, 5  M= 632,5 x 2-9 ( ¼ pt)
N=+632,5 x 2-9 x 2-64 = + 632,5 x 2-73 ( ¼ pt)
Question 6: (2 pts)
Dessiner un circuit logique qui réalise la fonction suivante :
Une entrée de 3 bits contenant uniquement deux zéros fournira en sortie un zéro et fournira
1 dans le cas contraire.
½ pt

¾ pt

a

b

c

S

0

0

0

1

0

0

1

0

0

1

0

0

0

1

1

1

1

0

0

0

1

0

1

1

1

1

0

1

1

1

1

1

c

b

__ _ _
_
_
S=a b c + a b c + a b c+ a b c + a b c
Simplification
__ _ _
_
_
S=a b c + a b c + a b c+ a b c + a b c
__ _ _
_
S=a b c + a b c + a b c+ a b
__ _ _
S=a b c + a b c + a c+ a b
__ _
S=a b c + b c + a c+ a b
a

¾ pt

S

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Question 7: (1 pt)
Une mémoire centrale de taille 512 MB organisée en mots de 32 bits. Quelle est en bits la
largeur du bus de données et celle du bus d’adresses ?
Bus de données = 32 bits ( ½ pt)
Bus d’adresse = 29 bits car taille mémoire en octets=229 octets ( ½ pt)
Question 8: (2 pts)
Quel est le contenu final des registres R1 et R2 après l’exécution du programme suivant :
LOAD Im R1 12
LOAD Im R2 21
NEG Rg1 R1
ADD Rg1 R2 R1
R1=12
R2=21
R1=-12
R2=9 (1 pt)
R1=-12

(1 pt)

Question 9: (2 pts)
Construire la table de symboles générée par l’assembleur pour le programme suivant :
Var1 : DS 1
Var2 : DS 1=-40
Var3 : DS 1
Load Im R1 10
Load D R2 Var2
boucle : Add Rg2 R2 R1
JMPN boucle
JMP fin
fin : Store D R1 Var3
Stop

0
4
8
12
16
20
24
28
32

Table des symboles
Symbole
Var1
Var2
Var3
boucle
fin

Adresse
0
4
8
20
32

½ pt l ligne 1,2,3
¼ pt  ligne 4,5

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Question 10: (2 pts)
Ecrire un programme assembleur qui permet de lire au clavier un nombre positif et affiche
sur l’écran tous ces inferieurs positifs.
Algorithme :
Lire nombre
Si nombre positif affichage des nombres positifs inferieurs
Sinon répéter la lecture.
N.B :
IN D A  permet de lire à partir du clavier un nombre et met le dans l’adresse A.
OUT D A  affiche sur l’écran la valeur contenue dans l’adresse A.
IN D A
Load D R1 A
Add Im R1 0
JMPP afficher
JMP fin
afficher : OUT D A

Lecture ¼
Test positif et branchement ¾
Affichage
½
Test d’affichage ½

DEC Rg1 R1
JMPZ fin
STORE D R1 A
JMP afficher
fin : Stop
Question 11: (3 pts)
Faire le déroulement du programme ci-dessous en faisant apparaitre le niveau instruction
machine (Fetch-Decode-Execute) , le niveau micro-instruction et micro-commandes et le
nombre de cycles nécessaires pour chaque micro-instruction ainsi le nombre de cycles total.
100 Load Im R1 17
104 Add D R1 200
108 Store D R1 200
…………….
200

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Load Im R1 17

Fetch

uI: COsor, RADen,Read

1 cycle + 2 cycles attente

CO RAD

uI: RDOsor, RIen, INCO

1 cycle

(X)  R1

uI: Xsor, R1en

1 cycle

Fetch

uI: COsor, RADen,Read

1 cycle + 2 cycles attente

CO RAD

uI: RDOsor, RIen, INCO

1 cycle

(X)RAD

uI: Xsor, RADen, Read

1 cycle + 2 cycles attente

Read

uI: RDOsor,y1en,R1sor,y2en, add

1 cycle

Zsor,R1en

1 cycle

uI: COsor, RADen,Read

1 cycle + 2 cycles attente

uI: RDOsor, RIen, INCO

1 cycle

R1 RDO

uI: R1sor, RDOen

1 cycle

(X)RAD

uI: Xsor, RADen, Write

1 cycle + 2 cycles attente

READ
¾ pt

RDO RI
INCO
Decode et execute

Add D R1 200

Read
RDO RI
INCO
1 pt

Decode et execute

RDO y1
R1 y2
Add
ZR1

Store D R1 200 Fetch
CO RAD
Read

¾ pt

RDO RI
INCO
Decode et execute

Write
½ pt

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